跨越冯·诺依曼之墙

存算一体"忆阻器"如何重构6G基带芯片？

——清华大学姜春晓研究员跨界破局讲座深度解读

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在通信领域，当我们谈论5G向6G的演进时，聚光灯往往打在太赫兹、空天地一体化、超大规模天线等显学上。但在这些宏大叙事背后，隐藏着一个极其沉重且致命的工程阴影——功耗灾难。

随着网络带宽成倍扩张、传输速率指数级提升，基带信号处理算法的复杂度正在疯狂飙升。在地面移动终端，基带功耗已经占据了惊人比例；而在低轨星座卫星通信终端中，据相关研究，以典型终端为例，基带功耗甚至可占到整机总功耗的约四分之一。如果沿着现有技术惯性走下去，终端设备的电池和散热将被彻底击穿。

清华大学姜春晓研究员在近期讲座中，分享了一段长达两年的"跨界破局"之旅。他坦言，在这两年里，团队反复碰壁：通信领域的算法工程师看不懂模拟电路，材料学研究者又不理解协议栈的约束——这种跨学科的语言鸿沟，一度让项目几乎停摆。

而他最终的判断斩钉截铁：通信人在逼近香农容量极限的道路上已走到了尽头。要解决基带功耗这个毒瘤，向内求索已无可能，必须向外跨界——向集成电路（IC）与半导体材料学借取"降维打击"的武器。

向内求索已无可能，必须向外跨界。这件武器，就是基于新型材料"忆阻器（Memristor）"的存算一体化架构。

一、罪魁祸首：冯·诺依曼架构的"搬运税"

要理解姜春晓团队的颠覆性，必须先搞清楚为什么传统基带芯片（无论DSP还是FPGA）会如此耗电。

我们编写的所有MATLAB或C代码，最终都运行在经典的"冯·诺依曼架构"上。在这个架构里，存储（Memory）和计算（ALU）是物理分离的。执行一个最简单的算法，硬件底层的动作极其繁琐：定义变量→搬运至寄存器→CPU调用计算→结果搬运回存储器。

在这种机制下，算法越复杂、迭代次数越多（如LDPC的置信度传播译码），数据在存储器和计算单元之间来回穿梭的次数就越多。工程师们痛心地发现：基带芯片绝大部分的功耗和时间，根本不是花在"计算"上，而是浪费在了"搬运数据"的路费上。

只要计算发生在一个时钟周期内，就必然伴随一次存取。这就是著名的"冯·诺依曼墙"。不推翻这堵墙，基带功耗的难题就无解。

二、第一重突破：算法层面的"大一统"重构

既然传统硬件不行，那就换新硬件——存算一体架构。但工程实践中常遇到的尴尬是：拿着旧时代的数字算法，是无法直接塞进新时代的模拟硬件的。

姜春晓团队迈出的第一步，是对通信基带算法进行根本性的数学重构。传统基带处理是一条长长的流水线：从信道估计、MIMO检测，到解调、信道解码（LDPC、Polar、Turbo）。每个模块都有独立的算法逻辑与代码。

团队将这些看似迥异的模块全部抽丝剥茧，统一抽象到同一个底层数学框架：它们在本质上，都在求解 y = hx + n 这个基本方程。基于此，他们提出了"统一概率图架构"——无论是求信道响应 h（信道估计），还是求发送信号 x（信道译码），都可转化为概率图模型上的消息传递过程，通过配置不同的势函数，无缝切换执行不同任务。

不同的信道处理模块，原来说的是同一种数学语言——发现这一点，是这项研究最重要的第一步。

这种从"分离处理"到"统一融合"的算法重构，为后续的硬件映射铺平了道路。

三、第二重突破：将数字变成物理，用欧姆定律去计算

有了统一的概率图算法，接下来是全文最硬核的魔法时刻：如何用"忆阻器（Memristor）"去实现它？

忆阻器是一种结构极其简单的两端无源器件——通过改变两端的电压，可以改变其内部介电层的电阻值，且这种状态可以保持（非易失性）。你可以把它理解为一个"电阻阻值可调且能记忆"的物理开关。

蒋春晓团队将数字域中复杂的矩阵运算，直接映射到了一个纵横交错的忆阻器交叉阵列上。在这个阵列中，存储就是计算，计算就是存储。

需要存储的算法权重（前面提到的势函数），被直接烧录成了每个节点的电阻值（电导）。当需要计算时，只需将采样信号转换为模拟电压，并行输入到阵列的横向电极。

神奇的事情就在此刻发生了——

根据欧姆定律（电流 = 电压 × 电导），每个节点自动完成"乘法"；

根据基尔霍夫电流定律，纵向电极汇聚的电流自动完成"累加"。

在一个极短的模拟时钟周期内，一次庞大的矩阵向量乘加运算就在物理世界中自动完成——高中物理的两条定律，完成了博士级别的计算任务。

高中物理的欧姆定律与基尔霍夫定律，在硅片上完成了数字芯片工程师追求多年的矩阵并行计算。

需要指出的是：原本需要O(N²)次串行操作的矩阵运算，在忆阻器阵列中通过物理并行在O(1)时间内完成——代价是需要同等规模O(N²)的硬件面积。这是时间复杂度与空间复杂度之间的精巧置换，并非凭空消灭了计算量，而是让物理世界同步承担了计算的并发。

彻底消灭数据搬运的效果，反映在测试数据中极为震撼。

存算一体架构 vs 传统方案  功耗对比实测

▶ 传统FPGA方案（对标基准）：~12,000 pJ/bit  执行LDPC译码

▶ 存算一体方案（含数字控制单元）：9.65 pJ/bit  约降低千倍量级

▶ 纯模拟三码合一芯片（最新流片）：<1 pJ/bit  LDPC/Polar/Turbo合一，0.35μm工艺

技术说明：文中"功耗降低20倍"与"9.65 pJ/bit"两组数据对应不同对标基准；12,000 pJ/bit为典型商用FPGA方案基线，而"20倍"可能指相比特定ASIC中间方案的改善幅度。读者可参照原始文献作进一步核实。

四、现实的妥协：0.5dB的损失与工程诚意

硬核的工程界不相信完美的童话。从数字域跨入模拟域，必然要支付代价——模拟计算的最大敌人是噪声和非线性，这会导致计算精度下降。在对误码率极度敏感的通信基带中，这行得通吗？

姜春晓研究员给出了非常坦诚的数据：在模拟实现中，同步捕获阶段性能损失小于0.1dB，译码阶段损失小于0.5dB。

在工程应用中，为换取功耗下降成百上千倍的收益，这0.5dB的信噪比损失是完全可以接受的极致折中（Trade-off）。为保证极端可靠性，团队没有使用花哨的多比特忆阻器，而是选用工艺最成熟、最稳定的单比特（SLC）忆阻器，将非线性特性充分融入系统设计，以工艺成熟度换取计算鲁棒性。

0.5dB的损失，换来功耗下降千倍量级——这不是妥协，这是工程史上最划算的一次交换。

结语：重写芯片研发的流水线

这项跨界研究不仅产出了震撼的芯片，更重写了基带研发的传统流水线。

过去做基带，是：MATLAB出代码 → FPGA验证 → 芯片流片。而现在，团队打通了一条全新的路径：MATLAB代码 → 模拟域数据流描述 → 忆阻器阵列映射 → 直接流片验证。这是芯片研发范式的一次真正的跃迁。

这项技术目前正积极向军工与卫星通信领域渗透（如适配星网一代波形）。在对电池供电、体积和重量（SWaP）有苛刻限制的浮标、无人机和高动态终端中，原位替换掉昂贵且沉重的传统FPGA，将带来不可估量的战略价值。

从砸碎冯·诺依曼的存储墙，到用欧姆定律和基尔霍夫定律去计算通信码字，再到纯模拟芯片的一次次流片突破——通信算法与半导体材料的深度拥抱，让我们看到：在香农极限与冯·诺依曼墙的双重夹击下，人类工程师依然能凭借跨学科的想象力，在模拟世界的物理法则中，硬生生凿出一条通向6G极低功耗未来的生路。